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[推荐]10分钟学会PLD设计1－设计输入 1.3 采用Verilog语言输入

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10分钟学会PLD设计1－设计输入 1.3 采用Verilog语言输入

作者：admin 文章来源：网络点击数：更新时间：2007-8-4

    下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：
    （1）打开MAX+plusII
    （2）新建
    新建一个verilog-HDL文件（Text Editor File类型）
    （3）输入设计文件
    其中SW12，SW13，SW23为中间变量
    module majority_voter(SW1,SW2,SW3,L1,L2);
    output L1,L2;
    input SW1,SW2,SW3;
    and(SW12,SW1,SW2);
    and(SW13,SW1,SW3);
    and(SW23,SW2,SW3);
    or(L2,SW12,SW13,SW23);

    //SW12、SW23、SW13是中间变量
     not(L1,L2);
    endmodule

（4）保存文件
保存为majority_voter.v，注意Automatic Extension选.v

并把文件设为当前工程（同前）

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